AMD 차세대 Zen 5 CPU 의 캐시가 완전히 재구성됨 - 더 커진 L2 캐시?

AMD Zen 5 코어 아키텍처의 캐시 디자인이 완전히 새로워질 수 있다는 루머가 발견되었습니다. 이러한 캐시 재설계는 차세대 CPU 의 IPC 에 긍정적인 영향을 끼칠 것으로 예상됩니다.

AMD 차세대 Zen 5 CPU, 더 커진 L2 캐시, 공유 캐시 재작업?

이 루머는 AMD 의 차세대 Zen 5 아키텍처와 관련된 최신 정보를 공유하는 AdoredTV 에 의해 공개되었습니다. 비록 Zen 4 아키텍처 작업이 완료된이 아님에도 불구하고, AMD 는 첫 번째 Zen 5 샘플을 제작하여 연구소에 공급한 것으로 보입니다.

"Nirvana" 로 코드네임이 명명되어 있는 AMD Zen 5 코어 아키텍처는 2020년 ~ 2021년 쯤부터 작업이 시작되었으며, 첫번째 Zen 5 아키텍처 기반 CPU 는 2024년에 처음 출시될 것으로 예상됩니다. Zen 5 아키텍처는 완전히 새로워진 설계를 특징으로 하기 때문에, CPU 내부에 많은 변화가 이루어졌습니다.

AMD Zen 5 아키텍처는 새로운 캐시 디자인을 특징으로 할 것입니다. (이미지 크레딧: AdoredTV)

Zen 5 아키텍처의 첫 번째 변경 사항은 새로운 "Ladder" 공유 캐시의 적용입니다. 초기 Zen 아키텍처는 L3 캐시가 16MB 씩 두 덩어리로 분할되어 있었으며, 각 CCD 안에 있는 두 개의 CCX 가 캐시를 공유하였습니다. 즉 각 CCX 는 16MB 의 L3 캐시에만 엑세스할 수 있었습니다.

Zen 3 아키텍처에서 AMD 는 기존의 캐시 구성 방식을 변경하였습니다. 링 구성을 채택하여 모든 코어를 32MB L3 캐시에 연결시켰으며, 이를 위해 이중 CCX 구조를 폐기하고 단일 CCX 구조를 채택하였습니다. AMD 는 같은 디자인을 Zen 4 아키텍처에서도 그대로 유지할 것입니다. 하지만 Zen 5 아키텍처에서 캐시 구조가 다시 한번 변경되어, Zen 5 아키텍처는 "Ladder" 캐시 구조를 채택할 것이라는 루머가 있습니다. Ladder 구조는 링 구조에 비해 코어 간 레이턴시와 병목현상을 크게 줄일 수 있는 것으로 알려졌습니다. 위쪽의 그림은 새로운 L3 캐시 구조가 작동하는 방식을 시각적으로 묘사한 것입니다. 또한, L3 캐시의 용량이 32MB 로 유지되는지, 혹은 용량이 더 늘어나는지의 여부는 아직 알 수 없습니다.

이미지 크레딧: AdoredTV

또한, L2 캐시의 용량이 증가할 것으로 예상됩니다. AdoredTV 는 AMD Zen 5 CPU 코어의 L2 캐시가 증가할 것이라고 언급하였습니다. AMD 는 연구소에 코어당 2MB 및 3MB 의 L2 캐시를 가지는 칩으로 총 2가지의 칩이 존재한다고 언급하였지만, 둘 중 무엇이 Zen 5 칩인지는 알 수 없습니다. 하지만 한 가지 확실한 것은, Zen 5 아키텍처의 코어 당 L2 캐시의 용량이 2배, 혹은 3배가량 증가할 수 있다는 것입니다.

이러한 캐시의 증가는 CPU 의 IPC 향상과 직결되는데, 멀티 코어 작업에서 코어 당 L2 캐시가 2MB 증가하면 IPC 는 4% 정도, 캐시가 3MB 증가하면 IPC 는 7% 정도 증가하는 것으로 알려졌습니다. 단 싱글코어 작업에서는 IPC 증가율이 1% 이하일 것입니다. 출시 전에 많은 테스트 및 검증을 해야겠으나, 아직 Zen 5 기반 CPU 의 출시가 1년 가량 남았다는 점을 고려하면, 3MB 보다 더 많은 코어당 L2 캐시를 탑재할 가능성도 있습니다.

AMD Zen 5 아키텍처 - 2024년 출시, 새로운 마이크로아키텍처를 통해 V-Cache 및 컴퓨팅 변수(Variant) 제공

AMD 는 Zen 5 아키텍처가 2024년에 출시될 것이라는 사실을 공개하였습니다. Zen 5 CPU 는 3가지의 변형 버전 (Zen 5 / Zen 5 V-Cache / Zen 5C) 형태로 제공될 것이며, 완전히 새로워진 마이크로아키텍처를 통해 강화된 성능과 효율성, 통합 AI, 머신러닝 등의 작업들을 원활히 처리할 수 있을 것입니다. Zen 5 아키텍처의 주요 기능 중 일부는 다음과 같습니다.

• 강화된 성능과 개선된 효율
• 프론트엔드 및 Wide Issue 에 대한 파이프라인 재구성
• 통합 AI 및 머신러닝 최적화

Jim Keller 에 의해 공유된 Zen 5 CPU 의 성능, 클럭, 소비전력 추정값이 있지만, 아직 설계 자체는 미스테리입니다. 이 아키텍처는 라이젠 8000 "Granite Ridge" 데스크톱 CPU, 라이젠 8000 "Strix Point" 및 "Fire Range" 모빌리티 CPU, 서버용 에픽 "Turin" 등 여러 CPU 제품군에 적용되어, 내년에 출시될 예정입니다.

AMD Zen CPU / APU 로드맵 (?: 루머):

Zen 아키텍처	코어 코드네임	CCD 코드네임	프로세스 공정	서버	하이엔드 데스크탑	메인스트림 데스크탑	메인스트림 데스크탑 / 노트북 APU	저전력 모빌리티
Zen 1	Zen	N/A	14nm	에픽 나폴리 (1세대)	라이젠 스레드리퍼 1000 (White Haven)	라이젠 1000 (서밋 릿지)	라이젠 2000 (레이븐 릿지)	N/A
Zen +	Zen +	N/A	12nm	N/A	라이젠 스레드리퍼 2000 (Coflax)	라이젠 2000 (피나클 릿지)	라이젠 3000 (피카소)	N/A
Zen 2	Valhalla	Asepn Highlands	7nm	에픽 로마 (2세대)	라이젠 스레드리퍼 3000 (Castle Peak)	라이젠 3000 (마티스)	라이젠 4000 / 5000 (르누아르 / Lucienne)	라이젠 5000 / 6000 (반 고흐 / Dragon Crest)
Zen 3	Cerebrus	Brekenridge	7nm	에픽 밀라노 (3세대)	라이젠 스레드리퍼 5000 (Chagal)	라이젠 5000 (버미어)	라이젠 5000 / 6000 (세잔 / Barcelo)	TBA
Zen 3+	Warhol	TBC	6nm	N/A	N/A	라이젠 6000 (Warhol) - 취소됨	라이젠 6000 (램브란트)	TBA
Zen 4	Persphone	Durango	5nm / 4nm	에픽 제노바 / 시에나 / 베르가모 (4세대)	라이젠 스레드리퍼 7000 (Storm Peak)	라이젠 7000 (라파엘)	라이젠 7000 (피닉스)	TBA
Zen 5	Nirvana	Eldora	4nm / 3nm	에픽 토리노 (6세대)	N/A	라이젠 8000 (Granite Ridge)	라이젠 8000 (Strix Point)	TBA
Zen 6	Morpheus	TBA	3nm / 2nm (?)	에픽 베니스 (7세대)	TBA	TBA	TBA	TBA

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해외 매체의 IT기사를 번역하였으며, 일부 의역된 내용도 있습니다. 착오 없으시기 바랍니다.

원문: WCCFTech - AMD Next-Gen Zen 5 CPUs Rumored To Feature Reworked Cache Design, Larger L2 Cache Per Core